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并行进,串行出的verilog源代码

于 2022-05-16 发布 文件大小:242.08 kB
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代码说明:

此简化程序模拟并行进,串行出。在 Altera 开发板上成功实施。 在并行进,串行出的情况下,数据以串行方式接受,并且输出后一定数量的时钟周期。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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