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- 2022-12-14 10:50:03下载
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CPU
不同方法实现的CPU系统。同样支持加减乘,逻辑/算术移位,与或非等建议指令。(Different methods to achieve CPU system. Also supports, subtraction, multiplication, logic/arithmetic shift, and the like or recommend instruction.)
- 2016-04-16 20:30:51下载
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并串转换模块,内含有另个.vhd文件。一个是自己写的比较简单 另一个是参考的。...
并串转换模块,内含有另个.vhd文件。一个是自己写的比较简单 另一个是参考的。-And the string conversion module, which contains another one. Vhd file. One is its relatively simple to write the other is the reference.
- 2022-01-25 21:05:32下载
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Hamming
汉明码转换,在FPGA上用verilog实现(hamming encoder, using FPGA)
- 2011-05-22 09:46:09下载
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ethernet_mac-master
说明: ethernet mac vhdl verilog basic
- 2019-03-30 15:47:25下载
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单周期cpu
说明: 该文件包含了实现单周期cpu的全部代码以及实验报告,包括仿真波形以及烧板过程(This file contains all the codes and experimental reports of realizing single cycle CPU, including simulation waveform and download process)
- 2019-12-14 20:55:42下载
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一个使用VHDL设计的具有强大功能的32位CPU,这个文件包含了在Altera公司的ep1c20 FPGA的位码文件和配置文件,可以直接下载使用!...
一个使用VHDL设计的具有强大功能的32位CPU,这个文件包含了在Altera公司的ep1c20 FPGA的位码文件和配置文件,可以直接下载使用!-A VHDL design with the use of powerful 32-bit CPU, this document contains Altera Corporation in the ep1c20 FPGA code and configuration files, you can direct download!
- 2022-09-14 09:40:03下载
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cnt
在ise开发环境下,建立顶层模块和子模块的层次结构,其实现的功能是一个可复位课暂停开始继续的建议秒表(In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend the stopwatch)
- 2014-11-03 19:35:21下载
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dds(1)
基于DDS的信号发生器设计。DDS,FPGA,Verilog。(Design of signal generator based on DDS.DDS,FPGA,Verilog.)
- 2017-07-11 16:36:38下载
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RISC
URISC的RTL级设计,Verilog代码(Design: URISC RTL Verilog)
- 2019-06-16 23:07:39下载
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