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quanjiaqi
4 级流水方式的8 位全加器。。。。。。(Way flow of 4 full adder 8. . . . . .)
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简易电子钟的设计（verilog HDL）(Simple design of the electronic clock (verilog HDL))
- 2012-11-03 10:35:49下载
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具有桥式结构的传感器很多，如利用应变原理、磁电阻原理和其他变电阻原理的传感器，可以实现对压力、位移、加速度、磁场等物理量的测试。这种结构的差分输出可以增加灵敏度...
具有桥式结构的传感器很多，如利用应变原理、磁电阻原理和其他变电阻原理的传感器，可以实现对压力、位移、加速度、磁场等物理量的测试。这种结构的差分输出可以增加灵敏度，也有一定抵消外加干扰的能力。而且有的虽不是差分输出，比如电阻分压式的输出，可以认为是“半桥”，我们还可以人为的加上另一半，即加上一对精密电阻和一个电位器组成另一个分压电路，形成差分输出。每次调节电位器使差分输出为0，抵消零磁电压。-Bridge structure with many sensors, such as the use of contingency theory, the principle of magneto-resistance and other variable resistance sensor principle can be achieved on the pressure, displacement, acceleration, magnetic field, such as physical tests. The structure of the differential output can increase sensitivity, but also have some ability to offset the additional interference. And some is not a differential output, such as pressure resistance of the output type, you can think is
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关于FPGA针对LCD资源配置，及相关电路层次关系(LCD FPGA)
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it will count the bit
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一段很好地讲述PWM的VHDL硬件代码，可以在不同SOPC上运行实现
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用CPLD驱动数码管，实现从0000计到9999，数码管是用动态显示，程序用VERILOG完成的-CPLD drives with digital control, of from 0000 to 9999, digital control is a dynamic display, the program completed with VERILOG
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word_aligner_8bit_test
CMV2000的对齐模块，适用于其他对齐模块，自行修改(CMV2000 alignment module, suitable for other alignment modules, self-modifying)
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vhdl描述的显示代码 maxplus2开发环境-VHDL description of the display code development environment maxplus2
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uart_tr 异步串口通信主机 使用verilog HDL语言编写(uart_tr the host of the uart )
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