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liyuanlnx_IP_PLL
FPGA锁相环实验：
顶层文件加底层IP文件构成
top中例化ip核pll(Experiment of Phase-Locked Loop Based on FPGA)
- 2020-06-22 04:00:01下载
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tb_axi4
介绍如何使用vivado来调用和封装IP核，测试AXI4总线的三种功能协议。(It describes how to use vivado to call and package IP core test three functions AXI4 bus protocol.)
- 2020-07-03 08:40:01下载
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spi_master_sent
在FPGA平台实现SPI传输协议开发，SPI为三总线式。(Implementation of SPI transmission protocol development on FPGA platform)
- 2020-08-02 08:18:35下载
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用Verilog编写的USB下载线程序实现USB协议和JTAG…
用verilog编写的USB下载线程序 实现USB协议和JTAG接口的数据转换实现状态机。-Verilog prepared using USB download cable program realize USB protocol and JTAG interface to achieve data conversion state machine.
- 2022-01-22 17:32:28下载
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clk_generator
时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)
- 2013-08-18 09:29:42下载
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zhuangtaiji
这是一个最最常用的用vhdl写的状态机，几乎哪儿都用得到(a very good state machine)
- 2009-03-14 19:25:29下载
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vhdl.9up
have a good documenty
- 2010-04-15 14:26:07下载
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awgn511
关于5-11APSK在高斯信道中的误码率分析仿真程序，对具体调制方式及解码方式都有详细的过程(About 5-11APSK in Gaussian channel bit error rate analysis simulation program, has a detailed specific modulation and decoding process)
- 2013-03-31 21:56:28下载
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DS18B20
DS18B20温度传感器的基于FPGA的编程通信，使用VHDL语言(DS18B20 temperature sensor based FPGA programming communication with VHDL)
- 2012-07-16 19:10:29下载
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PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过...
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), the digital technology in the field of communications is widely used, the cases described in VHDL as a PLL reference source has been tuned. Compiler synplicty.Fo (Q5) is the local output frequency. Objective is to extract data input clock signal (Q5), its frequency and data rate line, the clock rising edge of the data locked up and the descending; Top-level document is PLL.GDF
- 2022-02-01 22:27:36下载
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