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This is a use of the VHDL language Parallel to Serial procedures, In altera deve...

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代码说明：

这是一个用VHDL语言编写的并口转串口程序，在altera开发系统下验证通过，运用于开发板与计算机之间的通信，源程序可以提供参考-This is a use of the VHDL language Parallel to Serial procedures, In altera development system under test passed, the development of applied between the panels and computer communications, can provide a reference source

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axi_lite_user官方样例，精简功能，适用于zynq系列axi总线(Axi_lite_user official sample, streamline function, apply to zynq series Axi bus)

2017-07-24 16:43:22下载

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fifoi
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xilinx-timing-constrains
ISE时序约束笔记——Global Timing Constraints，这个文档中详细介绍了如何使用ISE中约束工具和原理，对fpga水平提高有很大帮助(In this file , global timing constraints is introduced very clearly. It can really helps)

2012-04-16 11:08:45下载

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基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。用8位7段数码管分别显示微妙，秒，分。有开始，暂停，复位功能。学习VerilogHDL的经典例子，添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-bit 7-segment digital tube showed the delicate, seconds, minutes. Has started, pause, reset. Learning VerilogHDL classic example of adding a display.

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4 bit ROM for Quartus

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