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Sigma-Delta ADC的例子

于 2022-03-22 发布 文件大小:2.85 kB
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代码说明:

Verilog代码为Sigma-Delta ADC的实现。Verilog是包含testbench。NDIFF V。V的冬天。readmem V。V梳状滤波器。combfilter_tb V。combfilter_wrap.vhd

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  • flash_test_24
    说明:  实现fpga 读写flash 在k7上验证(Realization of FPGA read-write flash verification on K7)
    2020-06-18 20:00:02下载
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  • vjtag
    说明:  quartus vitual jtag代码使用接口,通过该接口模板方便使用者通过jtag在线读取FPGA的数据。(The quartus virtual JTAG code uses an interface, through which users can read FPGA data online.)
    2020-05-06 09:42:50下载
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  • chengxu
    设计制作一个可容纳4组参赛者的数字智力抢答器,每组设置一个抢答按键; 电路具有一第一抢答信号的鉴别和锁存的功能。在主持人将系统复位并发出抢答指令后,若参加者按抢答键,则该组指示灯亮并用组别显示抢答者的组别。此时,电路具有自锁功能,使别组的抢答开关不起作用。 设置计分电路。每组在开始时预置成6分,抢答后主持人计分,答对一次加1分。(The design can accommodate a the Entrants digital intellectual Responder, each set answer in a key circuit has a first answer in the signal to identify and latch functions. Host to the system reset and sent the answer in instruction, participants answer in key, the group of the group light and display the answer in the group. At this point, the circuit has a self-locking function does not work in other groups to answer switch. Set Scoring circuit. Preset six points each at the beginning of the answer in scoring after the host, answer time, add 1 point.)
    2012-06-10 12:58:44下载
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  • 高清电子书-Verilog HDL数字系统设计教程4本合集
    说明:  高清电子书4本合集-Verilog HDL数字系统设计教程4本合集(Digital circuit design Verilog HDL digital system design)
    2021-02-03 16:05:58下载
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  • atm码
    atm工作程序功能
    2022-10-27 18:25:03下载
    积分:1
  • clk_div_4
    说明:  Verilog代码实现四分屏,在Vivado平台下实现的,可仿真(Verilog code realizes four screens, which can be simulated under vivado platform)
    2020-12-21 20:39:08下载
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  • 自动售货机的Verilog
    应用背景这里的目标是设计自动售货机控制器接受资金投入(我和)在任何序列,并提供产品时所需的量已沉积并给出了改变。在这里向用户提供附加设备。这是可以撤回的如果客户希望通过按一个按钮的话,存入的钱。并;规格:1。价格的产品= rs.3。2。可能的资金的投入= 20和1。3。产品为交付时达到rs.3或RS。4。按按钮有没有(普)表示取消交易和数额的返还沉积关键技术/ *
    2022-03-19 18:10:13下载
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  • pc104vhdl_change
    PC104总线的CPLD代码,调试已经通过,可以修改应用到其他的工程(PC104 bus CPLD code, debugging has been passed, you can modify the application to other engineering 示例用法:)
    2013-08-29 12:07:43下载
    积分:1
  • video_avg33_filter
    说明:  图片采用3x3均值滤波,用Verilog语言描述,输入输出分别使用外同步(Pictures are filtered with 3x3 mean and described in Verilog language. Input and output are synchronized with each other.)
    2019-06-03 13:54:54下载
    积分:1
  • AD转换
    FPGA为altera的EP4CE10F17C8,AD芯片为TLC519,验证成功,可以进行小电压数模转换
    2022-07-27 18:29:40下载
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