-
Altera Nios 开发项目
Altera SOPC 开发套件，它用 verilog 语言开发。它是有用的 EDA 设计倾向。有三个完整的示例的 SDRAM，led 灯和内皮祖细胞。有逻辑的设计举例。
- 2023-08-07 05:00:07下载
- 积分：1
-
Verilog流水整除算法
借助于实际计算除法的经验，比如11（1011）除以2（0010）（注：以二进制的方式进行），我们首先会比较被除数的最高位是否大于等于除数2，显然该例中1小于10，那么商0，再向下一位看，此时为10，与除数相等，商1余数为0；继续看被除数后一位为1小于除数2，商0，再向下一位看，此时为10，与除数相等，商1余数为1；这样连续比较四次便得到了最后的结果。商为5（0101），余数为1；
- 2022-08-08 11:24:59下载
- 积分：1
-
FPGA_正反_可变步长_计数器
实现了一个3-10步长可变，正反向计数器，已在Spartan3E 250板子上成功实现
- 2022-02-02 19:14:18下载
- 积分：1
-
20753
基于VHDL的FPGA开发快速入门·技巧·实例 ,电子工程师创新设计必备宝典系列之FPGA开发全攻，未来，FPGA 开
发能力对工程师而言将成为类似C 语言的基础能力之一，面对这样的发展趋势，你还能简单地将FPGA 当成一种逻辑器件吗？还能对FPGA 的发展无动于衷吗？(基于VHDL的FPGA开发快速入门·技巧·实例 )
- 2013-12-19 09:33:31下载
- 积分：1
-
tdc
线性伸展TDC的verilog，包含门级网表(TDC linear stretch of verilog, includes gate-level netlist)
- 2021-01-04 18:58:55下载
- 积分：1
-
512位RSA加密处理器模块，采用verilog语言设计
使用verilog语言设计的512位RSA加密处理器代码，保护测试模块。
设计的代码简单易懂，适合学习FPGA的新手查阅。
代码已经经过FPGA板上测试通过，保证可以运行。
- 2022-11-15 07:00:03下载
- 积分：1
-
分数时延FIR
说明： 分数时延FIR滤波器FPGA设计的相关资料及软件无线电实验平台MFSS6842使用说明(Fractional delay FIR filter FPGA design related information and software radio experimental platform MFSS6842 instructions)
- 2019-11-18 22:45:35下载
- 积分：1
-
Digital-clock
数字时钟6位数码管显示。主要器件为74ls48和74ls160 /74ls161。功能：1.显示时、分、秒。2. 可以24小时制或12小时制。3. 具有校时功能(Digital clock six digital tube display. Main components of 74ls48 and 74ls160/74ls161. Features: 1. Shows hours, minutes, seconds. (2) a 24-hour or 12-hour clock. 3 a school function)
- 2013-07-18 18:11:44下载
- 积分：1
-
视频运动补偿预测块的 verilog代码
这是一个关于 VLSI 设计项目。主题是压缩的视频中的运动补偿预测块设计。项目包括 RTL 代码，代码验证平台。
项目使用软件的新思科技，例如： 设计编译器 (合成)、 IC 编译器 （布局）......
请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2023-05-03 18:25:03下载
- 积分：1
-
数字秒表的设计
设计一个秒表，系统时钟选择时钟模块的1KHz，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，按下复位键，系统复位，所有寄存器全部清零；按下开始键，秒表启动计时；按下停止键，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下开始键，秒表继续计时，除非按下复位键，系统才能复位，显示全部为00－00－00。
- 2022-02-07 06:46:24下载
- 积分：1
