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用verilog实现UART协议
UART包括发射机和接收机。发送器本质上是一个加载数据的特殊移位寄存器；
- 2022-04-09 00:02:07下载
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scramble
基于VHDL实现加扰器解扰器的设计，与仿真。(VHDL-based scrambler descrambler design and simulation.)
- 2013-01-11 20:15:54下载
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FIFO_UVM_VIP
用uvm验证方法学验证异步fifo，文件包括异步FIFOrtl代码和uvm组件(Verification of asynchronous FIFO with UVM)
- 2021-04-28 09:48:44下载
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digital-system-design
基于VHDL语言的七段显示管程序， 实现9个数字循环 并且能控制播放速度(SEVEN SEGMENT DISPLAY)
- 2011-02-14 21:02:38下载
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fjq1
介绍了在数字语音通信中, 利用在系统可编程技术和复杂可编程逻辑器件CPLD, 实现了数字语音的复接和分接
对于其中的单稳态电路的数字化和数字锁相环提取位同步信号也进行了详细的设计说明。实际应用结果表明, 系统工作稳
定可靠, 设计是成功的。(Describes the digital voice communications, the use of in-system programmable technical and complex programmable logic device CPLD, to achieve the digital voice multiplexer and demultiplexer for the single steady state in which the digital circuit and digital phase locked loop extraction bit synchronization signals are also carried out a detailed design specification. The practical application results show that the system works stable and reliable design is successful.)
- 2020-12-01 10:39:28下载
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viterbi
维特比译码，卷积编码，verilog编写，2,1,2编码(Victor than decoding, convolution code, verilog write, 2,1,2 coding
)
- 2011-12-08 23:10:45下载
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vivado-constraints
vivado软件中的时序约束参考资料，很详细，不同的约束种类对应不同的命令。(vivado-using-constraints)
- 2019-05-15 16:20:58下载
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multiplier
32位乘以32位乘法器，由datapath 和控制中心组成，输出64位结果(32bits by 32 bits multiplier
)
- 2012-03-26 11:55:39下载
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freq_meter
FPGA的测频程序，用了D触发器，能测1hz到几百hz(FPGA frequency measurement procedures, using a D flip-flop, can be measured to a few hundred hz 1hz)
- 2016-04-03 13:41:48下载
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单周期cpu
说明： 该文件包含了实现单周期cpu的全部代码以及实验报告，包括仿真波形以及烧板过程(This file contains all the codes and experimental reports of realizing single cycle CPU, including simulation waveform and download process)
- 2019-12-14 20:55:42下载
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