登录
首页 » VHDL » Written in the quaters of the size of the comparator output, verilog language wr...

Written in the quaters of the size of the comparator output, verilog language wr...

于 2022-02-26 发布 文件大小:30.35 kB
0 81
下载积分: 2 下载次数: 1

代码说明:

在quaters下写的比较数的大小输出,verilog语言写的,具有状态机和存储器-Written in the quaters of the size of the comparator output, verilog language written with the state machine and memory

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论


0 个回复

  • COMPLETE-OFDM
    完整的OFDM仿真程序,包括QPSK,16QAM调制,基于MATLAB,各个步骤都有详细的说明。(OFDM simulation program, based on the complete MATLAB, every step is described in detail.)
    2013-05-23 11:31:57下载
    积分:1
  • 有例在VHDL
    there are exemple in the vhdl
    2022-11-14 07:15:02下载
    积分:1
  • polyPhaseFilter
    说明:  数字信道化过程中多相滤波器组matlab代码及测试(Digital channelized polyphase filter code and test)
    2019-12-24 09:58:51下载
    积分:1
  • 学生基本Verilog
    basic verilog for students
    2022-09-22 04:00:04下载
    积分:1
  • PCPU设计代码
    RISC 5级流水线CPU,带HAZARD处理(RISC 5 pipeline CPU with HAZARD processing)
    2020-06-24 04:00:01下载
    积分:1
  • ad9226
    FPGA驱动adc9226,高精度高速度。(ad9226 by FPGA)
    2015-08-04 10:03:20下载
    积分:1
  • Vhdl 语言中 16 位时间域卷积
    卷积是在数字信号处理的常见操作。在此项目中,我创建了自定义电路利用大量的并行机制以提高性能与微处理器相比在 Nallatech 主板上实施。卷积将作为输入信号和 kernell 输出是另一个信号,输出信号的每个元素在哪里乘以内核的与输入信号的相应元素的所有元素组成的产品的总和。16 位无符号整数操作使用、 FPGA 将在 SRAM 中存储的输入的信号并将读取在内核中通过内存映射。
    2023-04-06 14:45:04下载
    积分:1
  • sin
    基于单片机的DDS数字信号发生器设计,可以产生正弦波。三角波等(Design of DDS digital signal generator based on MCU, can produce sine wave. Triangular wave)
    2013-04-03 18:24:00下载
    积分:1
  • UART
    verilog代码,串口发送接收代码,含有源代码和测试文件,准确可用(verilog code for serial port transmit and receive code, with source code and test files, and accurate available)
    2011-10-19 09:20:12下载
    积分:1
  • COSTAS_LOOP
    用verilog编写的科斯塔斯环,希望有帮助(Costas loop written in verilog helpful)
    2012-10-31 23:01:23下载
    积分:1
  • 696518资源总数
  • 105133会员总数
  • 27今日下载