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半加器

于 2022-02-25 发布 文件大小:123.03 kB
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代码说明:

半加器使用Verilog编码用于Xillinx

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  • BT656_RGB
    说明:  将BT656数据流转换成RGB图像格式的数据(Converting BT656 data stream into RGB image format)
    2021-03-22 09:29:17下载
    积分:1
  • deng
    HDL verilog 电子密码锁 输入错误后有报警 输入正确后有提示(HDL Verilog electronic code lock input errors have prompted alarm input is correct)
    2012-06-27 19:25:53下载
    积分:1
  • 同步FIFO的状态机实现
    简单状态机描述的同步FIFO,包括读写计数器,空满标志位的控制。可实现顺序读写数据,包括测试文件,仿真结果正确。 filelist:fifo.v,fifo_test.v
    2023-08-16 10:40:03下载
    积分:1
  • freq_100M
    用于检测100MHZ频率,带51单片机软核,控制外部液晶显示器以及按键等(Used to detect 100MHZ frequency, with 51 SCM soft core, control of external LCD monitors and buttons, etc.)
    2017-07-28 09:57:56下载
    积分:1
  • 32位计数器 Verilog
    实现32位计数器的功能。其中包含了源文件和仿真文件。适用于Verilog初学者学习使用。使用的是xilinx开发板实现。
    2022-12-19 14:15:04下载
    积分:1
  • FM
    说明:  使用Verilog HDL ,FM调制信号。(Using Verilog, HDL, and FM modulation signals.)
    2017-10-09 22:35:11下载
    积分:1
  • 8051 核verilog源代码
    8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本 8051 核 RTL 源代码,带testbench 和综合脚本   
    2023-01-12 05:35:03下载
    积分:1
  • CLZ_32bit
    前导零的计算 (Calculation of leading zeros)
    2021-03-31 21:29:09下载
    积分:1
  • PERI4-DM9000A
    基于FPGA的DM9000A芯片的网络数据采集系统,基于NIOS架构,c语言编程,资料齐全,包含不止5个源程序,绝对受用!(FPGA-based the DM9000A chip network data acquisition system based on NIOS architecture, c programming language, the information is complete, contains more than 5 source code is absolutely good enough!)
    2020-09-16 16:57:55下载
    积分:1
  • MATLABABCv2
    The aim of the ECG simulator is to produce the typical ECG waveforms of different leads and as many arrhythmias as possible. My ECG simulator is a matlab based simulator and is able to produce normal lead II ECG waveform.
    2017-08-21 21:31:42下载
    积分:1
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