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sd卡中读取数据

于 2022-02-25 发布文件大小:5.52 kB

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代码说明：

可以实现从sd卡中读取数据，不依赖任何的ip核，简洁高效。

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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DE2_115_NIOS_DEVICE_LED
DE2-115开发板LED显示测试源码，对fpga开发者提供参考(DE2-115 development board LED display test source, provide a reference for fpga developer)

2011-09-29 15:07:10下载

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放大內建圖片
应用背景背景是DE2-70的板子，使用vga線，再用開關作為放大按鈕 sw3放大按鈕 sw2控制垂直水平放大 sw1控制放大2倍或4倍需接上vga使用螢幕輸出关键技术技術的部份，vga的輸出一個，分為水平為字垂直位置掃描，之後還有圖檔的輸出圖檔分為三原色，共8個顏色輸出不過本例的重點為放大，控制其DELTA便可以控制圖片的大小控制鈕為在板子上的SWITH

2023-01-31 22:40:04下载

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DDR3_user_design
在Xilinx开发环境ISE13.2上用MIG产生的DDR3 SDRAM控制器，里面生成了Core，可用于DDR3读写控制(On the Xilinx development environment ISE13.2 generated with MIG DDR3 SDRAM controller, which generates the Core, DDR3 can be used to read and write control)

2012-02-02 15:16:00下载

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CPU
运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。(Using vhdl hardware description language development environment under quartus II design and implementation of an independent design and implementation of a five-stage pipeline RISC-based CPU' s. The water CPU include: fetch module, decoding module, execution modules, memory access module, the write-back module, the register set of modules, control relevant to the detection module, Forwarding module. The CPU in the TEC-CA experimental platforms, and single-step debugging through Debugcontroller software, experiments show that the pipelined CPU eliminates the control-related, data-related and structurally related.)

2020-09-21 10:37:53下载

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SPI_slave代码，已经实用！
SPI_slave代码，地址长度可设1～3字节，时钟可以运行到20MHz以上，已经在项目里使用，有需要的可以再根据自己的要求修改！！！！

2022-10-15 13:00:02下载

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彩灯控制、数码管循环显示1～8、1010序列检测器
verilog实现彩灯控制、数码管循环显示1～8、1010序列检测器，代码在文件里

2022-03-19 02:07:26下载

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ConvolutionWithViterbiDecoding
QPSK调制下的（5,7）卷积码的编码和维特比译码与BPSK调制下（5,7）卷积码的编码和维特比译码的BER特性(QPSK modulation under (5,7) convolutional code encoding and Viterbi decoding and BPSK modulation (5,7) convolutional code encoding and Viterbi BER characteristic)

2020-12-12 20:09:15下载

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ddr3_wr_ctr
说明：用verilog编写的ddr3芯片读写控制程序，经过调试的，可以直接拷贝。已在Xilinx Spartan6 FPGA调试验证。(The ddr3 chip read-write control program written in verilog can be copied directly after debugging. Tested and verified on Xilinx Spartan6 FPGA.)

2020-03-16 10:12:40下载

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128点基8 FFT
使用Verilog语言对128点基8FFT的实现(Implementation of 128-point basis 8FFT)

2018-11-29 14:39:32下载

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verilog
数字信号除了的FPGA实现的Verilog源代码，之前发过一份是VHDL，各有所需吧，需要的看看吧(Digital signal in addition to the realization of the FPGA Verilog source code, send before a is VHDL, each have need it, need to look at it )

2012-02-25 15:06:35下载

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