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DDS,用Verilog语言生成的FPGA

于 2022-02-15 发布 文件大小:24.84 kB
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DDS,FPGA产生,用verilog语言实现-DDS, FPGA generated using Verilog language

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  • 单片机系统上电后,P0 口和 P1 口都被清 0。然后,你规定一个由 6 个数字构成的序列(每个数字从 0~F 中选取),比如 E、8、9、0、7、F。然后每次当单片机检测到外部中断 0发起中断时间时,读取 P0 口和 P1 口上的状态值,当连续 6 次外部中断事件的对应的数字序列构成你所设定的序列后(举例来说,如果 P0.0 是 1,P0 和 P1 的其他管脚是 0,那么我们称为检测到一次数字 0),从串口打印输出一幅类似下图的 16×16 的ASCII码的圣诞树图片。-Single-chip microcomputer system after power, P0 and P1 mouth I have been ching 0. Then you set a six figure constituted by the sequence (each number from 0 ~ F in selected), for example, E, 8,9,0,7, F. And then each time a single-chip detects external interrupt 0 initiated interruption time, I read the P0 and P1 mouth on the state value, when a row 6 times the corresponding external interrupt events constitute digital sequence set your sequence (for example example, if P0.0 is 1, P0 and P1 of the other pin is 0, then we called a number of detected 0), a printout from the serial port under similar 16 × 16 map of the ASCII code of the Christmas tree图片.
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