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FPGA基于DDS数字信号发生器设计（方波、三角波、正弦波）频率可调，步进可调
完整的FPGA项目，下载即可使用。使用时先指定FPGA（项目使用的是Cyclone IV）芯片型号，指定引脚，然后烧录即可。
本项目明显优于网络上其他的DDS信号发生器，产生波形步进十分精细（可调），最高频率高，波形形状好，并且经过signal Tap II 以及泰克示波器的实际测试。还可以进行波形的拓展，只需要对ROM进行重新编写即可，喜欢的朋友们可以下载。
文件解压后16.3M，压缩后11M，不是那些垃圾、骗积分的帖子，希望可以通过交流来获得进步。本人985高校普通本科生一枚，各位朋友们可以相互交流，喷子走开即可。
- 2022-02-05 11:13:52下载
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writereadflash
这个是用VHDL实现FPGA对FLASH的读写。(This is achieved using VHDL FLASH FPGA to read and write.)
- 2013-07-14 22:06:38下载
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i2c代码（简单读写1字节数据）
i2c代码 可以从eeprom中写入并读出一字节数据 并用led显示 已调试成功
- 2022-05-28 11:05:56下载
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lab6
说明： 使用vivado和Xilinx开发板实现VGA图像显示，开发板为Xilinx Artix-7(Using vivado and Xilinx development board to realize VGA image display, the development board is Xilinx artix-7)
- 2020-12-08 13:10:53下载
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dcfifo_design_example
ALTERA发布的内部FIFO读写示例，很有参考价值，对初学者会有一定的帮助(ALTERA' s internal FIFO read and write examples of great reference value, there will be some help for beginners)
- 2010-11-13 23:31:11下载
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3
说明： 利用vhdl语言编写的译码器程序，采用两种不同方式(The use of language decoder vhdl program, using two different ways)
- 2009-11-17 13:14:45下载
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new
说明： vivado2017.4下的串口通信的Verilog源码，一次传输8位，包括发送模块，接受模块，顶层模块(Verilog source code for serial communication under vivado 2017.4, which transmits 8 bits at a time, including sending module, receiving module and top module)
- 2020-06-22 20:20:01下载
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vhdl
vhdl常见小实验代码，包括二进制比较器，4选1,8421十进制，8421转化成格雷码，8421余三码，分频器，数据码译码器，二进制减计数器，四位环形计数器等(VHDL common small experiment code)
- 2020-06-24 13:00:02下载
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3he11
产生SH,SP,RS,SP,φ1,φ2驱动脉冲，用于驱动TCD1501的的源代码(To generate SH, SP, RS, SP, φ1, φ2 drive pulse for driving TCD1501 source code)
- 2013-05-15 20:50:30下载
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多层次的中国
应用背景4联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。关键技术你好这个代码是使用Xilinx就跑..请查看以下软件中的这一观点。
- 2022-07-12 14:19:47下载
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