登录
首页 » Verilog » selfmade UART HDL code

selfmade UART HDL code

于 2022-02-06 发布 文件大小:7.26 kB
0 46
下载积分: 2 下载次数: 1

代码说明:

用veriloghdl编写的自制UART。在modelsim下

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • FPGA_SPWM
    说明:  此代码是由FPGA产生SPWM波的代码,简单易懂(use FPGA to generate SPWM)
    2019-02-19 16:12:33下载
    积分:1
  • cpu110
    基本功能的cpu,自定义内存内容~了解CPU运作原理~(design of cpu,VHDL environment~)
    2016-04-25 10:13:26下载
    积分:1
  • lab4
    xilinx 的edk软件的应用软件开发入门 (xilinx edk)
    2010-08-05 00:56:59下载
    积分:1
  • verilog计数器
    verilog计数器,属于数字电子技术实验入门的资料。
    2023-05-18 05:25:04下载
    积分:1
  • verilog实现千兆以太网UDP传输
    verilog实现千兆以太网udp传输,具有发送和接收功能。同时有CRC校核代码。学习FPGA的很好的参考资料,值得大家下载。
    2022-02-04 05:21:49下载
    积分:1
  • counter
    设计一个十进制计数器模块,输入端口包括 reset、up_enable 和 clk,输出端口为 count 和 bcd,当 reset 有效时(低电平),bcd 和 count 输出清零,当 up_enable 有效时(高电 平),计数模块开始计数(clk 脉冲数),bcd 为计数输出,当计数为 9 时,count 输出一 个脉冲(一个 clk周期的高电平,时间上与“bcd=9”时对齐)(Design of a decimal counter module, input port, including the reset up_enable clk, output port for the count and bcd, when reset is active (low), the bcd and count output cleared up_enable active (high), count module starts counting the (the CLK pulse number), the BCD count output when the count 9, the count output of the high level, the time of a pulse (a clk cycle with " bcd = 9" when aligned))
    2013-04-13 19:53:29下载
    积分:1
  • v5_emac
    以太网的FPGA程序实现以太网的FPGA程序实现以太网的FPGA程序实现(enternet verilog fpga)
    2013-12-15 23:08:11下载
    积分:1
  • ALU
    包含一个ALU,实现斐波那契数列的计算。1.接受两个6位二进制输入。2.通过手动输入的时钟驱动每个周期进行一次计算。3.结果输出到led灯(使用NEXYS4开发板)(Including an ALU to realize the calculation of Fibonacci sequence. 1. Accept two 6-bit binary inputs. 2. Each cycle is driven by a clock input manually. 3. Output to LED lamp (using NEXYS4 development board))
    2019-04-11 14:14:50下载
    积分:1
  • 利用EGO1数模混合口袋实验平台上的蓝牙模块与板卡进行无线通信 BLUE
    利用EGO1数模混合口袋实验平台上的蓝牙模块与板卡进行无线通信。使用支持蓝牙 4.0 的手机与板卡上的蓝牙模块建立连接,并且通过手机 APP 发送命令,控制 FPGA 板卡上的硬件外设。(The Bluetooth module on the EGO1 digital-analog mixed pocket experimental platform is used to communicate with the board. The Bluetooth 4.0-enabled mobile phone is used to establish a connection with the Bluetooth module on the board, and commands are sent through the mobile phone APP to control the hardware peripherals on the FPGA board.)
    2020-06-24 02:00:02下载
    积分:1
  • booth乘法器verilog源代码
    源文件中的代码是基于BOOTH2算法的32位乘法器,并且采用了4:2压缩器,并且进行了实际的仿真,直接运行就可以通过,代码通俗易懂,具有很好的参考意义,可以供初学者使用和参考。欢迎大家下载!
    2022-02-12 22:09:52下载
    积分:1
  • 696518资源总数
  • 104297会员总数
  • 29今日下载