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saw
使用verilog语言实现锯齿波的产生，完美调试成功(The use of Verilog language to produce sawtooth waves)
- 2021-04-26 11:08:45下载
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AN65974
CYPRESS官方给的FPGA程序，用于调试USB3.0接口(Verilog source files for debugging USB3.0 interface)
- 2020-11-30 17:49:27下载
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shift_registers
Universal Shift Register
- 2009-06-12 17:29:13下载
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counter2
spartan-3e fpga vhdl 实现的计数器 记满后点亮小灯(spartan-3e fpga vhdl counter to light led)
- 2012-04-23 16:38:30下载
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48_4.12
网络通信中的MII接口
通常将4位nibble数据送出，此程序将4位数据组合成8位数据并行输出（8比特==1个字节）。。完全可用
同时包含84转换(The MII network interface usually sent four nibble data, this procedure will be 4-bit data into 8-bit parallel output data (8 bits == 1 byte). . Completely available at the same time contains 84 conversion)
- 2009-04-21 13:43:45下载
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18_vga_test
基于Xilinx Spartan6系列的fpga的VGA实现(Based on Xilinx Spartan6 series fpga VGA implementation)
- 2019-04-01 13:47:46下载
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PLL
FPGA板上的锁存器PLL控制代码（verilog代码）(FPGA board latch the PLL control code (Verilog code))
- 2021-03-19 17:29:19下载
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HDB3-VHDL-code
HDB3的VHDL语言描述，注释在文件内(HDB3 source code in VHDL)
- 2020-12-01 20:19:27下载
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Digital-clock
数字时钟6位数码管显示。主要器件为74ls48和74ls160 /74ls161。功能：1.显示时、分、秒。2. 可以24小时制或12小时制。3. 具有校时功能(Digital clock six digital tube display. Main components of 74ls48 and 74ls160/74ls161. Features: 1. Shows hours, minutes, seconds. (2) a 24-hour or 12-hour clock. 3 a school function)
- 2013-07-18 18:11:44下载
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zuoye2
主要编写了一组二进制数据通过根升余弦滤波器后的波形，但并没有使用ISE内部的FIR滤波器内核，该程序相当于编写了一个根升余弦滤波器。(Mainly prepared a set of binary data through the root raised cosine filter waveform after, but did not use the ISE internal FIR filter kernel, the program is equivalent to the preparation of a root raised cosine filter.)
- 2013-09-18 15:24:13下载
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