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Verilog--HDL
本书是一本关于VERILOG方面的专业书籍，是通往FPGA设计的基础书籍，值得一看。(thsi is a book of VerilogHDL,also a basic book to master.)
- 2016-07-31 13:44:09下载
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ofdm
这是OFDM调制matlab的程序，中间详细描述了调制的过程，希望对大家有用。(This is the OFDM modulation matlab procedures, a detailed description of the intermediate modulation process, I hope useful.)
- 2013-09-26 16:20:42下载
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基于FPGA可触控卫星信道模拟器的设计与实现
卫星信道模拟器能够模拟卫星信道的传播特性，用于设备的通信调试，节
约研发成本。目前，很多卫星信道模拟器在参数设置上存在问题：有的参数难
以调节；有的采用上位机进行参数设置，通过上位机设置参数需要连接电脑，
适应性差。针对上述问题提出了一种基于FPGA可触控卫星信道模拟器，FPGA
作为算法实现和控制单元，通过控制触摸屏方便快捷的实现参数设置。(Literature of Satellite Channel Simulation Based on FPGA)
- 2020-12-10 20:59:20下载
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用verilog通用移位regisister
资源描述数字应用的移动值可用于FPGA
- 2022-01-21 23:12:04下载
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verilog2
Learning Verilog Chinese Version Part 2
- 2012-06-15 03:24:15下载
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mun_base
adfvff f fdfs f dvdsz dz vdzsvd hdfdgvaz
- 2019-03-28 07:33:03下载
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AD9767_DDS
说明： 基于fpga的DDS程序 可输出正弦波 方波 三角波 锯齿波(DDS program based on FPGA can output sinusoidal square wave triangular wave sawtooth wave)
- 2020-06-20 21:00:01下载
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cpu_easy
说明： ADD MOV MOVi SUB四指令cpu设计，qutartus，(Design of four-instruction CPU)
- 2019-05-13 11:44:49下载
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AES128
AES128 encription vhdl code
- 2014-03-05 00:48:13下载
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xapp741
说明： 该设计使用8个AXI视频直接存储器访问（AXI VDMA）引擎同时移动16个流（8个传输视频流和8个接收视频流），每个流以1920 x 1080像素格式以60赫兹刷新率移动，每个像素24个数据位。此设计还具有额外的视频等效AXI流量，该流量由为1080p视频模式配置的四个LogiCORE AXI流量发生器（ATG）核心生成。ATG核心根据其配置生成连续的AXI流量。在本设计中，ATG被配置成以1080p模式生成AXI4视频流量。这使得系统吞吐量需求达到DDR的80%左右带宽。每个AXI VDMA由LogiCORE IP测试模式生成器（AXI TPG）核心驱动。AXI VDMA配置为在自由运行模式下运行。每个AXI VDMA读取的数据被发送到能够将多个视频流多路复用或叠加到单个输出视频流的通用视频屏幕显示（AXI OSD）核心。AXI OSD核心的输出驱动板载高清媒体接口（HDMI技术）视频显示接口通过RGB到YCrCb颜色空间转换器核心和逻辑核心IP色度重采集器核心。LogiCore视频定时控制器（AXI VTC）生成所需的定时信号。(The design uses eight AXI video direct memory access (AXI VDMA) engines to simultaneously move 16 streams (eight transmit video streams and eight receive video streams), each in 1920 x 1080 pixel format at 60 Hz refresh rate, and 24 data bits per pixel. This design also has additional video equivalent AXI traffic generated from four LogiCORE AXI Traffic Generator(ATG) cores configured for 1080p video mode. The ATG core generates continuous AXI traffic based on its configuration. In this design, ATG is configured to generate AXI4 video traffic in 1080p mode. This pushes the system throughput requirement to approximately 80% of DDR
bandwidth. Each AXI VDMA is driven from a LogiCORE IP Test Pattern Generator (AXI TPG)core. AXI VDMA is configured to operate in free running mode. Data read by each AXI VDMA is sent to a common Video On-Screen Display (AXI OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream.)
- 2020-05-08 18:03:59下载
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