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Reinforcement Learning An Introduction_Sutton-增强学习导论（文档+代码）
压缩包中包括Reinforcement Learning An Introduction英文与中文文档，还包括涉及的课程代码。
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FPGA 做的100M 频率计
基于FPGA的100M频率计设计功能描述： 该频率计是以FPGA为核心器件，嵌入mc8051 IP核，并以整形电路、1602液晶显示器等作为外围设计而成的等精度频率计。通过1602液晶显示被测频率值、周期、脉宽、占空比，闸门时间在0.1—10S连续可调，测量范围为0.1Hz—100MHz。
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坚石诚信ET99加密狗读狗工具
【实例简介】坚石诚信ET99加密狗读狗工具,知道的人都知道！
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易语言 高破坏性病毒样本源码 E 语言
【实例简介】易语言 高破坏性病毒样本源码
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适用于PSCAD X4的各类点对点MMC HVDC模型
适用于PSCAD X4的各类点对点MMC HVDC模型,包括全桥子模块和板桥子模块，附带PSCAD加装MMC的元件，绝对好用。
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matlab读入三维点云数据斯坦福兔子
其中点云数据是斯坦福兔子，做三维点云重构后的人可以好好看看，只是简单读入程序，作为初学者比较好些，进一步的研究还在后边，有机会的话会继续上传，比如说delauny三角网格划分，还想进一步研究snake曲线
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DDC的MATLAB代码
用MATLAB语言实现DDC功能，包括混频，滤波，抽取等功能。运行无误。
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基于FPGA的直流电机
①定义输出或输入为直流电能的旋转电机，称为直流电机，它是能实现直流电能和机械能互相转换的电机。
②用PWM（Pulse Width Modulation）方式来控制转速；通过脉冲波输入的引脚来控制方向。
③本实验中采用RF-310T-11400型号直流电机，同时配有光耦测速模块。通过检测输出脉冲来检测电机转速。
基于FPGA的直流电机/基于FPGA的直流电机
├── dc1
│ ├── db
│ │ ├── cmpr_kkg.tdf
│ │ ├── dc1.(0).cnf.cdb
│ │ ├── dc1.(0).cnf.hdb
│ │ ├── dc1.(1).cnf.cdb
│ │ ├── dc1.(1).cnf.hdb
│ │ ├── dc1.(10).cnf.cdb
│ │ ├── dc1.(10).cnf.hdb
│ │ ├── dc1.(11).cnf.cdb
│ │ ├── dc1.(11).cnf.hdb
│ │ ├── dc1.(12).cnf.cdb
│ │ ├── dc1.(12).cnf.hdb
│ │ ├── dc1.(2).cnf.cdb
│ │ ├── dc1.(2).cnf.hdb
│ │ ├── dc1.(3).cnf.cdb
│ │ ├── dc1.(3).cnf.hdb
│ │ ├── dc1.(4).cnf.cdb
│ │ ├── dc1.(4).cnf.hdb
│ │ ├── dc1.(5).cnf.cdb
│ │ ├── dc1.(5).cnf.hdb
│ │ ├── dc1.(6).cnf.cdb
│ │ ├── dc1.(6).cnf.hdb
│ │ ├── dc1.(7).cnf.cdb
│ │ ├── dc1.(7).cnf.hdb
│ │ ├── dc1.(8).cnf.cdb
│ │ ├── dc1.(8).cnf.hdb
│ │ ├── dc1.(9).cnf.cdb
│ │ ├── dc1.(9).cnf.hdb
│ │ ├── dc1.asm.qmsg
│ │ ├── dc1.asm_labs.ddb
│ │ ├── dc1.cbx.xml
│ │ ├── dc1.cmp.bpm
│ │ ├── dc1.cmp.cdb
│ │ ├── dc1.cmp.ecobp
│ │ ├── dc1.cmp.hdb
│ │ ├── dc1.cmp.logdb
│ │ ├── dc1.cmp.rdb
│ │ ├── dc1.cuda_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ ├── dc1.cuda_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ ├── dc1.db_info
│ │ ├── dc1.eco.cdb
│ │ ├── dc1.eds_overflow
│ │ ├── dc1.fit.qmsg
│ │ ├── dc1.fnsim.cdb
│ │ ├── dc1.fnsim.hdb
│ │ ├── dc1.fnsim.qmsg
│ │ ├── dc1.hier_info
│ │ ├── dc1.hif
│ │ ├── dc1.map.bpm
│ │ ├── dc1.map.cdb
│ │ ├── dc1.map.ecobp
│ │ ├── dc1.map.hdb
│ │ ├── dc1.map.logdb
│ │ ├── dc1.map.qmsg
│ │ ├── dc1.map_bb.cdb
│ │ ├── dc1.map_bb.hdb
│ │ ├── dc1.map_bb.hdbx
│ │ ├── dc1.map_bb.logdb
│ │ ├── dc1.pre_map.cdb
│ │ ├── dc1.pre_map.hdb
│ │ ├── dc1.psp
│ │ ├── dc1.root_partition.cmp.atm
│ │ ├── dc1.root_partition.cmp.dfp
│ │ ├── dc1.root_partition.cmp.hdbx
│ │ ├── dc1.root_partition.cmp.logdb
│ │ ├── dc1.root_partition.cmp.rcf
│ │ ├── dc1.root_partition.map.atm
│ │ ├── dc1.root_partition.map.hdbx
│ │ ├── dc1.root_partition.map.info
│ │ ├── dc1.rtlv.hdb
│ │ ├── dc1.rtlv_sg.cdb
│ │ ├── dc1.rtlv_sg_swap.cdb
│ │ ├── dc1.sgdiff.cdb
│ │ ├── dc1.sgdiff.hdb
│ │ ├── dc1.signalprobe.cdb
│ │ ├── dc1.sim.cvwf
│ │ ├── dc1.sim.hdb
│ │ ├── dc1.sim.qmsg
│ │ ├── dc1.sim.rdb
│ │ ├── dc1.simfam
│ │ ├── dc1.sld_design_entry.sci
│ │ ├── dc1.sld_design_entry_dsc.sci
│ │ ├── dc1.sta.qmsg
│ │ ├── dc1.sta.rdb
│ │ ├── dc1.sta_cmp.8_slow_1200mv_85c.tdb
│ │ ├── dc1.syn_hier_info
│ │ ├── dc1.tis_db_list.ddb
│ │ ├── dc1.tiscmp.fast_1200mv_0c.ddb
│ │ ├── dc1.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ ├── dc1.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ ├── dc1.tiscmp.slow_1200mv_0c.ddb
│ │ ├── dc1.tiscmp.slow_1200mv_85c.ddb
│ │ ├── dc1.tmw_info
│ │ ├── logic_util_heursitic.dat
│ │ ├── mux_96e.tdf
│ │ ├── mux_cqc.tdf
│ │ ├── mux_m6d.tdf
│ │ ├── mux_src.tdf
│ │ ├── prev_cmp_dc1.asm.qmsg
│ │ ├── prev_cmp_dc1.fit.qmsg
│ │ ├── prev_cmp_dc1.map.qmsg
│ │ ├── prev_cmp_dc1.qmsg
│ │ ├── prev_cmp_dc1.sim.qmsg
│ │ ├── prev_cmp_dc1.sta.qmsg
│ │ └── wed.wsf
│ ├── dc1.asm.rpt
│ ├── dc1.bdf
│ ├── dc1.done
│ ├── dc1.fit.rpt
│ ├── dc1.fit.smsg
│ ├── dc1.fit.summary
│ ├── dc1.flow.rpt
│ ├── dc1.map.rpt
│ ├── dc1.map.summary
│ ├── dc1.pin
│ ├── dc1.qpf
│ ├── dc1.qsf
│ ├── dc1.qws
│ ├── dc1.sim.rpt
│ ├── dc1.sof
│ ├── dc1.sta.rpt
│ ├── dc1.sta.summary
│ ├── dc1.vwf
│ ├── dcmotor1.bsf
│ ├── dcmotor1.vhd
│ ├── dcmotor2.vhd
│ ├── dcmotor3.vhd
│ ├── dcmotor4.vhd
│ ├── dcmotor4.vhd.bak
│ ├── incremental_db
│ │ ├── README
│ │ └── compiled_partitions
│ │ ├── dc1.root_partition.cmp.cdb
│ │ ├── dc1.root_partition.cmp.dfp
│ │ ├── dc1.root_partition.cmp.hdb
│ │ ├── dc1.root_partition.cmp.kpt
│ │ ├── dc1.root_partition.cmp.logdb
│ │ ├── dc1.root_partition.cmp.rcfdb
│ │ ├── dc1.root_partition.cmp.re.rcfdb
│ │ ├── dc1.root_partition.map.cdb
│ │ ├── dc1.root_partition.map.dpi
│ │ ├── dc1.root_partition.map.hdb
│ │ └── dc1.root_partition.map.kpt
│ ├── key_check.vhd
│ ├── key_check.vhd.bak
│ ├── mux1.vhd
│ ├── rate.vhd
│ └── xianshi.vhd
└── 新建 Microsoft Word 文档.docx
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异步FIFO Verilog HDL，包含所有标志位，通过验证
异步FIFO的空、满、半满、将空、将满标志都有包含，代码通过modelsim验证
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