时隙 Aloha 及伪贝叶斯算法性能仿真
设一个时隙 Aloha 系统的时隙长度为 1，所有节点的数据包均等长且等于时隙长度。网络中的节点数为 m，各节点数据包以泊松过程到达。 1 假定每个节点的数据包到达强度均为 λ /m，在不同的 λ 下，仿真时隙Aloha 数据包传送的成功概率，绘制呼入强度和成功概率的曲线，和理论结果进行对照。 仿真思路： 1） 生成一个二项分布列来模拟数据包的到达过程 2） 因为数据包以泊松过程到达，所以二项分布的 P 定为（1- m eλ− ） 3） 对生成的数列求和，只有当其和恰等于 1 即有且仅有一个数据包到达时，才可以成功发送，这时成功个数计数+1 4） 2.选取合理的引,,qa,m,采用延时的下界,仿真时隙Aoha系统数据传输过程,统计在不冋同η下,到达率及离开率,绘制它们随n的分布情况,和理论值进行对照qn:等待重传的节点在每一时隙内重传数据包的概率qa:每个发送节点有新数据包到达的概率m:系统内总的节点数n:每个时隙开始时等待重传的节点数仿真思路:1)用二项分布模拟数据包的到达及发送过程2)生成两个数列:一个表示等待重传的节点以q,重传的情况;一个表示新到达的数据包情况因为题日说明采用延时的下界,即不缓冲,每个节点最多容纳一个数据包,有包则扔。所以第一个数列前n项令为1,后一个前n项令为0,之后两个数列可以进行简单加和3)发送成功率:对两个数列相加之后求和,如果sum等于1,说明此时隙内到达和发送的总数为1,只有在这种情况下发送才有可能成功,计数加1到达率:在每N次实验中,对“表示到达的数列”求和,统计4)对n做循环以表示到达率和离开率随n的变化情况;每个n下进行N次实验,数理统计3/8仿真结果0.40.35*0.30.250.20.150.10.0550607080901001/曲线为理论曲线:Ps=G exp(-G)and G=(m-n)a+n gr2/仿真值基木与理论曲线吻合在仿真的过程中,合理选取个参数值对能否得到埋想的曲线起了重要的作用下图分别为qr=0.02,0.05,0.08s时的曲线。可以看到,随着qr的增加,曲线向左移,导致第二个交叉点也左移,这个时候重传的延时将会减小。反之,曲线右移。当q,增加到一定程度的时候,系统只有一个稳定点了。4/840.350.30.20.1501020304050607080901c03仿真时隙Aoha系统下的伪贝叶斯算法,通过仿真结果眼正在n的估计误差较大的情况下的收敛特性及到达率小于1/e下的稳定性。仿真思路:1、伪贝叶斯算法的主要思路是对新数据包和积压节点等同对待:当有新数据包到达的时候,暂不发送,下一时刻与以前的积压节点一起以4r发送。所以修改2中的仿真模型:1)依旧是一列表到达,一列表上一时隙的积压节点2)对两列加和,统计其中为1的个数,设为d3)以qr为概率,d为长度,生成又一个二项分布数列 depart,表示发送的情况4)对depa求和,如果 depart的和为一,说明恰发送成功,n(k+1)=d-1,否则n(k+1)=n(k)5)循环,进行数理统计2、仿真收敛特性和稳定特性哩论值:根据给岀的伪贝叶斯算法的具体步骤,由给出的n(k),不断模拟生成n(k+1)5/8仿真值:由仿真模型及给出的n(k),生成n(k+1)观察两种方式得到曲线的走向3、给出不同的值,观察n(k+1)随时间变化的情况判断标准如果要保持系统的稳定,至少n(k+1)应该保持在一个恒定的状态,或者逐渐趋于零。如果n(k+1)不断增加,则系统最终将趋于饱和,无法再接纳新的数据包,此时系统不稳定。仿真结果:1、验证在n的佔计误差较大的情况下的收敛特性:1)n=170;估计nt=20;m=100:20.2:N=100016030040050060070080g001CC08002)n=50;估计nt=180;m=1000=-1-02:N=80结果说明可以看出,当估计值与系统本身的积压数据包数有很大差别的时候,无论是大还是小,最终都可以趋于实际值,从而收敛特性得到验证。1)同时可以看到,改变的值:当λ增大的时候,收敛地更快;2)当n不变的时候,改变m的值,如果n/m变大,那么发生碰撞的几率就变大,也会导致估计的n值更快地趋向理论n值这些都是于课堂分析的理论情况相吻合的6/82、验证系统的稳定性下图分别为A=02:=10.1:=1:4=1+02:=0.3时候的情况。可以看到,当λ
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AD9361中文资料
AD9361中文资料，内容讲述了9361的使用，希望对射频开发者有用，AD9361规格除非另有说明,电气特性在 VDD GPO=33V, VDD INTERFACE=18V,所有其他VDDx引脚=1.3V,T=25°C下测得。表1参数符号最小值典型值最大值件测试条件/注释接收器,一般中心频率706000增益最小值最大值74.5800MH73.02300 MHZ(RX1A, RX2A)72.02300 MHz (RX1 B, RX1CRX2B, RX2C)65.55500 MHZ( RX1A, RX2A)增益步进接收信号强度指示器档位dB准确度dB接收器,800MHz噪声系数最大RX增益三阶输入交调载点IIP318dBrn最大RX增益二阶输入交周载点lP2最大RX增益本振(LO泄漏122dBmRX前端输入正交增益误差0.2%相位误差度调制精度(EVM)192MHz参考时钟输入S10巛1至RX2隔离R×1A至RX2A,RX1C至RX2CX1B至RX2B55RX2至RX1隔离RX2A至RX1A,RX2C至RX1CRX2B至RX1B接收器,2.4GHz噪声系数最大RX增益三阶输入交调载点lP314dBm最大RX增益阶输入父调载点lIP 2d bm最大RX增益本振(LO泄漏110dBm接收器前端输入正交增益误差相位误差0.2度调制精度(∈VM)4240MHz参考时钟输入5110RX1至RX2隔离RX1A至RXZA,RX1C至RX2CRX1B至RX2BRX2至RX1隔离RX2A至RX1A,RX2C至RX1CRX2B至RX1BRev. D Page 3 of 36AD9361参数符号最小值典型值最大值件测试条件注释接收器:55GHz噪声系数NF38最大RX增益三阶输入交调载点lP3d Bm最大RX增益二阶输入交调载点lP2dBm最人RX增益本振LO泄漏dBmx前端输入正交增益误差0.2相位误差度调制精度(EVM)40MHz参考时钟针对RF频率合成器内部加倍)输入51RX1A至RX2A隔离RXA至RX1A隔离5dB发射器一一般中心频率000z功率控制范围dB功率控制分辨率0.25发射器:800MHz输出S2最大输出功率dBm1MH信号音509负载)调制精度(EVM)192MHz参考时钟三阶输出交调载点OIP3dBm载波泄漏dBc0dB衰减40dB衰减本底噪声-157dBm/Hz90MHz偏移隔离1至TX2TX2至T×150dB发射器.24GHz输出SdB最大输出功率7.5dBm1MHz信号音(50Ω负载)调制精度(VM)dB40MHZ参考时钟三阶输出交调载点OIP319dbm载波泄漏0dB衰减3240dB衰减本底噪声156dBm/H290MHz偏移隔离TX1至TX2TX2至TX1dB发射器,5.5GHz输出S最大输出功率6.5dBm|7M信号音50负载)调制精度(EvM)3640MHz参考时钟(针对RF频率合成器内部加倍)三阶输出交调载点OIP317d Bm载波泄漏dBo0dB衰减40dB衰减本底噪声151dBm/Hz90MHz偏移隔离TX1至TX2TX2至TX150Rev. d Page 4 of 36AD9361参数1符号最小值典型值最大值件测试条件注释TX监控器输人(X_MON1,最大输入电平dBm动态范围准确度dBLO频率合成器O频率阶跃2.4 GHz. 40 MHz参考时钟积分相位噪声800 MHZrm100Hz至100MHz,3072MHz参考时钟(针对RF频率合成器内部加倍)24 GHz0.37rm100Hz至100MHz,40MHz参考时钟5.5 GHzrms100Hz至100MHz,40MHz参考时钟(针对R频率合成器内部加倍)参考时钟( REF CLKREF CLK要么为 XTALPXTALN引脚的输入要么为直接连接XTALN引脚的线路输入频率范围50品振输入外部振荡器信号电平Vpp|交流耦合外部振荡器辅助转换器ADO分辨度位输入电压最小值最大值VDDAIP3 BB-005DAO分辨度位输出电压最小值最大值VDD GPO-03输出电流mA数字规格(MOS)逻辑输入输人电压高VDD INTERFACE XO.8VDD INTERFACE低VDD INTERFACE×02V输入电流低+10逻辑输输出电压局VDD INTERFACE XO. 8低VDD_INTERFACE X0.2V数字规格(LVDS)逻辑输入输人电压范围8251575对中的各差分输入输入差分电压阈值100+100接收机差分输入阻抗100Rev. D Page 5 of 36AD9361参数符号最小值典型值最大值件测试条件/注释逻辑输出输出电压高低3751025输出差分电压150Vvvv可分75mV个阶跃编程输出失调电压1200通用输出输出电压高低VDD GPO×08VDD GPO×0.2输出电流SP|时序VDD INTERFACE= 1.8 VSPI CLK周期脉冲宽度SPI ENB建立至第一 SPI CLK上升沿最后 SPI CLK下降沿至0SPI ENB保持SPI DI数字输入建立至SP⊥CLKts数据输入保持至 SPI CLKnsSPI CLK上升沿至输出数据延迟4线模式3线模式ns总线周转时间,读BBP驱动最后地址位后总线周转时间,读0tco(max)nsAD9361驱动最后数据位后数字数据时序(CMOS),VDD INTERFACE=1.8VDATA CLK时钟周期1627661.44 MHZDATA CLK和 FB CLK脉冲宽度t的45%tcp的556TX数据TX FRAME,P0_D和建立至FB_CLK保持至 FB CLKHIX0DATA CLK至数据总线输出延迟toax01.5DATA_CLK至 RX FRAME延迟1.0脉冲宽度使能TXNRXFDD独立ENSM模式TXNRX建立至 ENABLEt0nsTDD ENSM模式总线周转时间RX前2×toTDD模式RX后2×tcpTDD模式容性负载3容性输入pRev. d Page 6 of 36AD9361参数符号最小值典型值最大值件测试条件注释数字数据时序(CMOS)VDD INTERFACE=2.5VDATA CLK时钟周期16.27661.44 MHzDATA CLK和 FB CLK脉冲宽度tcp的45%tc的55%TX数据TX FRAME,POD和P1 D建立至FB_CLK保持至 FB CLKDATA CLK至数据总线输出延迟tox0DATA CLK至 RX FRAME延迟tODDy脉冲宽度使能IXNRXXNRXPW trpFDD独立ENSM模式IXNRX建立至 ENABLEtTXNRXSU OIDD ENSM模式总线周转时间RX前2×toTDD模式tRusT2×tTDD模式容性负载容性输入数字数据时序LvDS)DATA_CLK时钟周期4.069245.76MHzDATA_CIK和FB_CK脉冲宽度t的45t的59TX数据IX HRAM和XD建立至 FB CLK保持至FB_CLKDATA CLK至数据总线输出延迟|tox025DATA CLK至 RX FRAME延迟0.25脉冲宽度使能FDD独立ENSM模式TXNRX建立至 ENABLE0TDD ENSM模式总线周转时间RX前2RX后容性负载容性输入pl电源特性13V电源电压1.2671.33VDD INTERFACE电源额定设置2.5LVDS1.82.5VDD INTERFACE容差+5%容差适用于任何电压设置VDD GPO电源标称设置3.3未用时,必须设为13VVDD GPO容差5%容差适用于任何电压设置电流消耗VDDx,休眠模式所有输入电流之和VDD GPO50A无负载指参数中多功能引脚的单个功能时,只会列出引脚名称中与规格相关的部分。要了解多功能引脚的仝部引脚名称,请参见引脚配置和功能描述"部分。Rev. D Page 7 of 36AD9361功耗一vDD_ INTERFACE表2 VDD INTERFACE=12V参数最小值典型值最大值件测试条件/注释休眠模式加电,器件禁用1RX 1TX DDRLTE10单端口2.9mA3072MHz数据时钟,CMOS双端∏2.7mA1536MHz数据时钟,CMOSLTE20双端口5.2mA3072MH数据时钟,CMOS2RX, 2TX, DDRLTE双端口1.3DA768MHz数据时钟,CMOSLTE10单端口4.6mA6144MHz数据时钟,CMOS双端口5.0mA3072MHz数据时钟,CMOSLTE20双端口8.2mA6144MHz数据吋钟,CMOSGSM双端口0.21.08MHz数据时钟,CMOSWiMAX 8.75双端口3.320MHz数据时钟,CMOSWiMAX 10单端口TDD RX0.5mA224MHz数据时钟,CMOSTDD TX3.6A224MHz数据时钟,CMOSFDD3.8448MHz数据吋钟,CMOSWiMAX 20双端口FDD6.7mA448MHz数据时钟,CMOS表3vDD| NTERFACE=18V参数最小值典型值最大值件测试条件/注释休眠模式加电,器件禁用1RX 1X DDRLTE10单端口4.5A3072MHz数据时钟,CMOS双端口4.1mA1536MHz数据时钟,CMOSLTE20双端口8.0mA30.72MHz数据时钟,CMoS2RX.2TX DDRLTE双端口2.0mA768MHz数据时钟,CMOSLTET0单端口8.0A6144MHz数据时钟,CMOS双端口7.5mA3072MHz数据时钟,CMOSLTE20双端口140mA6144MHz数据时钟,CMOSGSM双端口0.3A1.08MHz数据时钟,CMOSWiMAX 8.75双端口5.0MA20MHz数据时钟,CMOSRev. d Page 8 of 36AD9361参数最小值典型值最大值件测试条件/注释WiMAX 10单端口I DD RX07mA224MHz数据时钟,CMOTDD TX5.6mA224MHz数据时钟,CMOSFDD60448MHz数据时钟,CMOSWIMAX 20双端口FDD107mA448MHz数据时钟,CMOSP-P5675mV差分输出140mA240MHz数据时钟,LVDS300m差分输出350A240MHz数据时钟,LVDS450mV差分输出470mA240MH数据时钟,LVDS表4 VDD INTERFACE=25V参数最小值典型值最大值件测试条件/注释休眠模式150A加电,器件禁用1RX, 1TX DDRLTE10单端口6.5mA3072MHz数据时钟,CMOS双端口6.0A1536MHz数据时钟,CMOSLTE20双端口115nA3012MHz数据时钟,CMOS2RX, 2TX DDRLTE双端口30mA768MHz数据时钟,CMOsLTE10单端口115mA6144MHz数据时钟,CMOS双端口A3072MHz数据时钟,CMOSLTE20双端口2006144MHz数据时钟,CMOSGSM双端口0.5A1.08MHz数据时钟,CMOWiMAX 8.75双端口7.3A20MHz数据时钟,CMOSWIMAX 10单端TDD RX224MHz数据时钟,CMOSTDDTX8.0mA224MHz数据时钟,CMOSFDD8.7mA448MHz数据时钟,CMOSWiMAX 20双端口FDD153A448MHz数据时钟,CMOSP-P5675mV差分输出26.0240MHz数据时钟,LVDS300mV差分输出450mA240MHz数据时钟,LVDS450mV差分输出mA240MHz数据时钟,LVDSRev. D Page 9 of 36AD9361功耗一—vDDD1P3_DG和vDDA(全部13V电源组合)表5800MHz,TDD模式参数最小值典型值最大值件测试条件/注释1 RX5MHz带宽180nA连续RX10MHz带宽210A迕续RX20MHz带宽260MA连续RX2RX5MHz带宽265MA连续RX10MHz带宽315A连续RX20MHz带宽405mA连续RX1TX5MHz带宽dBl340nA连续TX-27dBmA连续TX10MHz带宽7 dBm360A连续TX27 dBm220MA连续TX20MHz带宽7 dBm400连续TX-27 dBm250mA连续TX5MHz带宽7 dBm550连续TX27 dB260连续TX10MHz带宽7 dBmA连续TX2 dBm310A连续TX20MHz带宽7 dBm660nA连续TX-27 dBm370mA连续TXRev. D Page 10 of36
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