Quartus_II部分实例

代码说明：

说明：  38译码器，D触发器，全加器，计数器，抢答器，优先编码器，111序列检测器，并行输入转串行输出(poor English. 38 decoder, D trigger, full adder, counter, scrambler, priority encoder, 111 sequence detector, parallel input to serial output)

文件列表：

Quartus_II部分实例, 0 , 2020-05-18
Quartus_II部分实例\第一次实验报告--三八译码器的设计.docx, 3396469 , 2020-03-10
Quartus_II部分实例\第七次实验报告--八位BCD码模六十计数器的设计.docx, 162987 , 2020-04-26
Quartus_II部分实例\第三次实验报告--四位全加器的设计.docx, 104410 , 2020-03-25
Quartus_II部分实例\第九次实验--111序列检测器的设计.docx, 93075 , 2020-04-27
Quartus_II部分实例\第二次实验报告--异步清零异步置位D触发器的设计.docx, 101628 , 2020-03-22
Quartus_II部分实例\第五次实验报告--八位优先编码器的设计.docx, 258586 , 2020-04-08
Quartus_II部分实例\第八次实验--并行输入串行输出八位移位寄存器.docx, 103131 , 2020-04-26
Quartus_II部分实例\第六次实验--四键抢答器的设计.docx, 311509 , 2020-04-14
Quartus_II部分实例\第十一次实验--七人投票表决器的设计.docx, 97490 , 2020-04-30
Quartus_II部分实例\第十二次实验--计数器的设计.docx, 14809 , 2020-04-30
Quartus_II部分实例\第十次实验--ROM的设计.docx, 93375 , 2020-04-27
Quartus_II部分实例\第四次实验报告--模三十计数器的设计.docx, 124356 , 2020-03-29