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77433656timing_bit

于 2011-08-11 发布文件大小:186KB

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代码说明：

位同步仿真，有仿真数据的输入，以及转换，可以输入到verilog中仿真(Bit synchronous simulation, simulation data input, and conversion, can be entered into the simulation verilog)

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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