▍1. xapp1017-lvds-ddr-deserial
说明： LVDS Source Synchronous DDR Deserialization (up to 1,600 Mb/s)(xapp1017-lvds-ddr-deserial)
更多选项
▍3. 组成原理实验一
说明： 实验要求，建立完整的工程，工程中包括自己编写的adder模块，adder_display模块（已在群文件中提供），testbench.v（仿真文件）文件（已在群文件中提供），lcd_module.dcp(Experimental requirements)
▍4. 06_pll_test
基于Xilinx Spartan6系列的fpga的锁相环实现(Based on Xilinx Spartan6 series fpga PLL implementation)
▍5. 06_pll_test
说明： 基于Xilinx Spartan6系列的fpga的锁相环实现(Based on Xilinx Spartan6 series fpga PLL implementation)
▍6. clk_freq
时钟分频，通用模块，可以分出任意频率时钟，FPGA Verilog(clock divider fpga verilog)
▍7. clk_freq
说明： 时钟分频，通用模块，可以分出任意频率时钟，FPGA Verilog(clock divider fpga verilog)
▍8. ctc8
该文件能够实现Xilinx平台FPGA芯片流水灯实验，能够看到绿色的8盏灯依次点亮(This file can realize the Xilinx platform FPGA chip pipelining lamp experiment, and can see eight green lights turn on in turn.)
▍9. ctc8
说明： 该文件能够实现Xilinx平台FPGA芯片流水灯实验，能够看到绿色的8盏灯依次点亮(This file can realize the Xilinx platform FPGA chip pipelining lamp experiment, and can see eight green lights turn on in turn.)
▍10. Examples
zcu102例子，用于嵌入式的入门。解压后用vivado打开(Zcu102 example for introducing embedded technology)
▍11. Examples
说明： zcu102例子，用于嵌入式的入门。解压后用vivado打开(Zcu102 example for introducing embedded technology)
▍12. Xilinx_ZCU102_Evaluation_Kit-master
Xilinx zcu102 开发板入门例子，可运行于vivado 2017.4 平台(Xilinx zcu102 development board introduction example, can run on vivado 2017.4 platform)
▍13. Xilinx_ZCU102_Evaluation_Kit-master
说明： Xilinx zcu102 开发板入门例子，可运行于vivado 2017.4 平台(Xilinx zcu102 development board introduction example, can run on vivado 2017.4 platform)
▍14. dvb_fpga-master
说明： DVB-S2发送程序,根据欧洲电信标准编写，信号的发送处理流程(DVB-S2 send fpga master)
▍15. 192529v1i3lgak3baw4b1b
说明： FPGA 人脸识别代码(FPGA face recognition code)
▍19. vivado简明教程
vivado的入门教程，从工程创建到简单的系统搭建，以及sim仿真，都详细的以图片的形式给出，适合初学者(Vivado tutorial, from engineering creation to simple system building, and sim simulation, are detailed in the form of pictures given, suitable for beginners)
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